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物理驗證和制造性設計產品為以既定節點為目標的設計師提供了諸多

time : 2018-09-08 14:15       作者:凡億pcb

非常有用的功能
大多數物理驗證(PV)技術和工具的開發路線通常是根據先進工藝節點的制造要求而建立的。由于晶圓代工廠為發布下一代工藝設定了非常緊迫的截止期限(以證明他們一直在跟隨摩爾定律),因此制定嚴格的新工藝時間表可便于PV提供商實施新功能,并讓其有資格使用生產規則文件和流程設計套件(PDK)。然而,這種情況并不意味著所有新PV和制造性設計(DFM)技術只對那些先進的節點工藝有用。雖然有些功能(例如多層掩模版技術)僅在先進工藝中要求使用,但最新發布的PV和DFM工具還針對以既定節點為目標的設計師提供了諸多非常有用的功能。考慮到設計和驗證復雜的模擬電路需要做大量工作。模擬設計師通常依賴于一套最佳的設計版圖和驗證實踐。例如,要使某個特定電路正常工作,兩個相關聯的晶體管必須以完全相同的方式擺放。為確保做到這點,連接每個晶體管的電路必須具有相同的寄生效應,這意味著相鄰電路必須具有完全相同的幾何結構,并在給定半徑內附近具有完全相同的結構。為確認是這種情況,版圖工程師會用一些通用標志層對兩個晶體管作標記,然后添加額外的規則來檢查帶標記層的晶體管是否匹配。版圖工程師知道是哪些晶體管,因為電路工程師告訴了他。電路工程師之所以知道,是因為他/她是藝術家。在這里您能想像所有可能的錯誤。模擬電路檢查例如器件共質心和對稱性約束、連接線屏蔽、基于電壓的間距檢查以及電遷移分析等通常都是基于這種標志層來進行的。但由于必須手動放置標志層,因此極易出現人為錯誤。遺憾的是,利用傳統工具,無法充分驗證是否遵循已知的最佳實踐,因為通過標志層來檢查,這就有可能會錯過真正需要檢查的電路。如果版圖工程師在錯誤的地方放置標記層,則您可能會錯過真正的錯誤。我們不斷尋找各種方法來幫助在既定節點上工作的客戶持續改進和完善設計流程。先進的驗證工具功能有助于消除對人為干預的依賴,即使在此類節點上也如此。例如,使用Calibre PERC等可靠性檢查工具,可以識別主要設計意圖要求(例如工作電壓或器件/網絡特定的約束),并向后關聯到感興趣的設計幾何形狀。利用 Calibre Pattern Matching這樣的工具,可以快速、準確地驗證對稱性和質心要求。像Calibre SmartFill的先進填充算法可確保在敏感器件或網絡周圍保持對稱性,同時還能滿足苛刻的密度要求。如果無法通過檢查規則來剔除假錯,可以使用Calibre Auto-Waivers這樣的自動剔除處理工具來刪除與復雜結構相關的虛假錯誤,這些虛假錯誤無法通過標準規則檢查,但晶圓代工廠認為可以接受。在晶體管匹配示例中,電路工程師可以在原理圖中添加屬性或約束,以幫助引導EDA工具確定哪些器件需要匹配。Calibre PERC平臺可讀取從原理圖生成的網表,識別相應的屬性或約束,并自動檢查通過資格預審的規則。根據匹配所需的類型,通過器件連接的電路包含足夠的信息,因此無需為一些規則添加額外的屬性或約束。這種情況可能是電流鏡像,其中,晶體管比率范圍已知,并且只需通過電路結構就可識別電流鏡。因為器件提取已運行,所以作為Calibre LVS的一部分,Calibre PERC還知道原理圖晶體管和版圖上圖形的對應關系,為此可以告訴Calibre DRC利用額外的特定版圖檢查規則來檢查這些晶體管。在那里有數百個這類特殊的模擬電路檢查規則。隨著設計師探索選擇先進節點設計作為一種降低成本的手段,對可延長更多成熟工藝壽命的超越摩爾定律技術的興趣也與日俱增。微機電系統(MEMS)、硅光子和三維集成電路(3D IC)技術都是當前受到高度關注的研究重點。這些技術恰好是先進物理驗證技術的組成部分,可以簡化在成熟節點上工作的設計企業的工作方式。例如,在硅光子設計中,精心設計的弧形結構是器件和互連所必需的。此類結構使得傳統的設計規則檢查 (DRC)或布局與原理圖對比(LVS)工具無用武之地。但是,采用先進的技術(例如基于方程式的DRC),可以編寫規則,過濾掉由在GDSII中以階梯網格圖形呈現的曲線圖形造成的數以百萬計的虛假錯誤的同時正確地識別真正的設計錯誤。類似地,利用Calibre PERC的功能,可以根據設計師意圖驗證器件和互連的特定曲率。雖然也可采用類似方式驗證MEMS中復雜的弧形結構,但模擬MEMS行為表明需要滿足額外的要求。傳統的寄生參數提取無法對這些復雜結構的行為和交互進行建模;此類結構只能通過場求解器解決方案提供的精度,但傳統的場求解器缺乏所需的性能和容量。這就是為什么推出 Calibre xACT 3D這樣的先進提取解決方案的原因。將真正的場求解器技術與現代寄生參數提取工具的性能和擴展能力相結合,可以實現MEMS電路所需的驗證精度,同時保持目標流片周期。2.5D或3D IC堆疊帶來了其他新的缺點。物理驗證解決方案歷來依靠層編號指示垂直間隔。例如,如果所有POLY層都在GDSII第10層,則可以安全地假設第10層上的兩個毗連多邊形物理上在同一垂直平面,但已知金屬1(標識為GDSII第20層)上的一個多邊形在不同的垂直高度。遺憾的是,如果您在彼此頂部堆疊兩個芯片,則我們談論2.5D或3D結構時,這種假設不成立。如果兩個芯片使用相同工藝,則對于poly和金屬1,均具有兩個不同的平面。傳統的DRC工具不會明白它們是不同的平面。如果芯片使用兩種不同的工藝,則問題會變得更糟糕。也許在工藝2中,poly在第20層?現在,您有多個晶粒,多邊形可能在相同的GDSII層卻在不同的垂直深度,也許代表完全不同的幾何形狀。因此,設計師需要一種方式來告訴DRC工具:每個擺放好的晶粒上的層獨立于與任何其他晶粒相關的所有其他層。Calibre 3D STACK這樣的工具支持驗證單個晶粒和封裝接口,可以通過區分每個單獨擺放的晶粒上的感興趣層來克服上述問題。因此,可以精確地檢查晶粒到晶粒的連接問題,為設計師提供最大的靈活性來組合利用不同工藝或在不同工藝節點上制造的晶粒組件。此外,還可以對這種方法加以擴展,從組合后的全版圖提取網表供進一步的分析和仿真。最新發布的物理驗證和制造性設計產品提供了諸多此類先進的功能,超出了它們最初的預期用途,能夠滿足特定先進工藝節點的要求。在了解市面上提供的先進物理驗證功能后,對于希望使用或擴展既定工藝的設計師,可以顯著改善和差異化設計,并從競爭對手中脫穎而出。